GE模块IC693ALG392B

电路功能与优势
        图1所示的这个电路提供一个同步宽频带发射器，可支持高达1150 MHz的超宽I/Q带宽。该设计证明了高带内信号性能，如高无杂散动态范围(SFDR)、低误差矢量幅度(EVM)和宽频带范围内的平坦频率响应。

        多个通道间的同步性能对于象限误差校正(QEC)尤为重要。启用多芯片同步时，转换器之间的延迟失配可能在一个时钟周期内，并且存在对齐良好的同步时钟。

        高速同步的挑战是要在过程、电压和温度(PVT)中达到数模(DAC)时钟周期的精度。要达到这种精度，需要在DAC上实施同步逻辑块，并且必须在板上精心设计布局和时钟方案以与同步逻辑块配合使用。

        该电路可用于支持E频段中的宽带点对点应用，这可同时确保零中频(ZIF)和复中频(CIF)。出色的同步性能使其能够支持雷达等应用中的严格对齐要求。

图1.AD9139-DUAL-EBZ评估板功能框图

图2.用于实现电路的AD9139-DUAL-EBZ评估板

电路描述
        图2所示的电路板使用双AD9139单通道TxDAC、ADL5375-05宽带正交调制器和AD9516-1时钟发生器。

        AD9139的数据时钟输入(DCI)频率可高达575 MHz。由于在上升沿和下降沿捕获的数据均馈入单个DAC，1×模式下的数据速率可高达1150 MSPS。为支持正交数据，使用了两个AD9139器件来生成基带数据。每个通道的模拟输出分别进入自己的低通滤波器。因此，参考设计可支持高达1150 MHz的复合带宽，如图3所示。在如此大范围中的平坦度至关重要。由于AD9139包括一个可抵消DAC的内在sinc滚降影响的反sinc滤波器，DAC后的滤波器平坦度变得对总平坦度至关重要。对于并行低电压差分信号(LVDS)接口，575 MHz的DDR时钟频率很高。需要仔细设计LVDS接口的时序。

图3.双AD9139器件的大带宽

正交调制器
        ADL5375-05是一款宽带正交调制器，输出频率范围为400 MHz至6 GHz。ADL5375-05作为I/Q调制器与AD9139接口，该调制器的频率范围很宽，为400 MHz至6 GHz。AD9139的输出和ADL5375-05的输入共用0.5 V的相同共模电平。

时钟产生和考虑事项
        考虑到同步要求，两个AD9139器件的DACCLK、同步时钟和帧时钟都必须对齐良好。AD9516-1支持必需的时钟分配功能，以及为产生更高频率而集成的压控振荡器(VCO)和锁相环(PLL)。禁用VCO和PLL，并且AD9516-1处于时钟分配模式时，更好的时钟相位噪声更利于高速对齐。作为时钟分配模式使用时，在1 GHz输出，分频比为1，10 MHz频偏处，加性相位噪声为147 dBc/Hz。Rohde & Schwartz SMA100A具有出色的相位噪声性能，用其作为AD9516-1的输入时，AD9516-1的输出总相位噪声接近时钟分配模式下AD9516-1的小限值。

AD9139的多芯片同步
        双通道间的同步对于QEC至关重要。DACCLK和同步时钟之间需要布局对称。此外，DACCLK和同步时钟之间的相位不得落在建立和保持时间窗口内（也称为保持在窗口外(KOW)）。

        同步机制可以达到在DAC输出上多个通道之间在PVT中的失配小于一个DAC时钟周期。以下是实现测试性能的指南：

1. DACCLK 1和DACCLK 2必须在AD9139的引脚上对齐良好。DACCLK 1和DACCLK 2之间的不匹配将添加到输出上的终不匹配中。
2. 同步时钟1和同步时钟2必须对齐良好，并且分别由DACCLK1和DACCLK2采样，用作参考。
3. DACCLK和同步时钟之间的相对相位不得落在KOW内，如图4所示。

  图4.DACCLK和同步时钟之间的时序要求

LVDS接口设计
        DCI = 575 MHz时，在PVT中设计LVDS接口通常是一个挑战。本节用一个例子说明如何设计和优化该接口。

        以图5为例，DCI = 491 MHz。根据AD9139数据手册规格，如果DCI和DATA的边缘在AD9139的引脚上对齐良好，当延迟锁相环(DLL)相位设置为零时，KOW（设置时间 + 保持时间）可置于有效窗口中间。